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29
FN6808.3
October 1, 2009
Devi
ce
T
e
s
t
C0
Test_io
User Test Mode
[1:0]
00 = Single
01 = Alternate
10 = Reserved
11 = Reserved
Output Test Mode [3:0]
00h
G
0 = Off
1 = Midscale
Short
2 = +FS Short
3 = -FS Short
4 = Checker
Board
5 = reserved
6 = reserved
7 = One/Zero Word
Toggle
8 = User Input
9-15 = reserved
C1
Reserved
00h
G
C2
User_Patt 1_LSB
B7
B6
B5
B4
B3
B2
B1
B0
00h
G
C3
User_Patt1_MSB
B15
B14
B13
B12
B11
B10
B9
B8
00h
G
C4
User_Patt 2_LSB
B7
B6
B5
B4
B3
B2
B1
B0
00h
G
C5
User_Patt2_MSB
B15
B14
B13
B12
B11
B10
B9
B8
00h
G
C6-FF
Reserved
NOTE:
13. At power-up, the DDR Enable bit is at a logic ‘0’ for the 72 pin package and set to a logic ‘1’ internally for the 48 pin package by an internal pull-up.
TABLE 16. SPI MEMORY MAP (Continued)
ADDR
(Hex)
PARAMETER
NAME
BIT 7
(MSB)
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
(LSB)
DEF.
VALUE
(Hex)
INDEXED/
GLOBAL
Equivalent Circuits
FIGURE 41. ANALOG INPUTS
FIGURE 42. CLOCK INPUTS
AVDD
INP
INN
AVDD
F1
F2
F 3
F2
F 3
CSAMP
1.6pF
CSAMP
1.6pF
TO
CHARGE
PIPELINE
TO
CHARGE
PIPELINE
1000O
Ω
Φ
AVDD
CLKP
CLKN
AVDD
TO
CLOCK-
PHASE
GENERATION
11kO
AVDD
18kO
Ω
KAD5512HP
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